题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL60 |
使用握手信号实现跨时钟域数据传输
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2023-03-05
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答案正确
| < 1ms | 0K | Verilog | |
VL59 |
根据RTL图编写Verilog程序
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2023-03-05
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答案正确
| < 1ms | 0K | Verilog | |
VL68 |
同步FIFO
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2023-03-05
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答案正确
| < 1ms | 0K | Verilog | |
VL67 |
十六进制计数器
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2023-03-05
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答案正确
| < 1ms | 0K | Verilog | |
VL66 |
超前进位加法器
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL65 |
状态机与时钟分频
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL64 |
时钟切换
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL63 |
并串转换
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL54 |
RAM的简单实现
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2023-02-24
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答案正确
| < 1ms | 0K | Verilog | |
VL53 |
单端口RAM
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2023-02-24
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2023-02-09
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2022-11-24
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答案正确
| < 1ms | 0K | Verilog | |
VL29 |
信号发生器
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2022-11-24
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2022-11-24
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2022-11-23
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答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
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2022-11-23
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答案正确
| < 1ms | 0K | Verilog |
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