题目描述： 设计一个模块进行并串转换，要求每四位d输为转到一位dout输出，输出valid_in表示此时的输入有效 信号示意图： clk为时钟 rst为低电平复位 valid_in 表示输入有效 d 信号输入 dout 信号输出 波形示意图：

输入描述:

clk为时钟rst为低电平复位d 信号输入

输出描述:

dout 信号输出valid_in 表示输入有效