目录 代码 简析 代码 本次代码使用了三个比较器完成。此外，还有一种解法放在了简析中。 sub_mod0：比较器0，a和b比较得到较小的值tmp0； sub_mod1：比较器1，a和c比较得到较小的值tmp1； sub_mod2：比较器2，tmp0和tmp1比较得到最小的值d。 `timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] tmp0, tmp1; ...

目录 代码 简析 代码 使用了状态机。 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// parameter TIMES1=0, TIMES3=1, TIMES7=2, TIMES8=3; reg [1:0] state; reg [7:0] d_r; ...

目录 generate语句 代码 简析 generate语句 generate语句是verilog-2001添加的新语法，也被叫做生成语句，包括generate-for（循环生成语句）、generate-case（条件生成语句）和generate-if（条件生成语句）三种语句。 generate语句可以方便地重复实例化模块或者条件性实例化模块，这也是该语句的核心用法，如： genvar i; generate for (i=0; i < 8; i=i+1) begin myModule insModule (.a(a[i]), .b(b[i]), .c(c[i])); e...

目录 代码 简析 代码 题目比较简单，直接上代码： `timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk or negedge rst_n) begin if (~rst_n) begin c <= 9'b0; end else c <= a>b?...

目录 代码 简析 代码 题目简单，直接上代码： `timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) begin if (~rst_n) begin c <= 9'b0; ...

目录 代码 简析 代码 题目比较简单，直接上代码： module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [3:0] d0, d1, d2, d3; reg [4:0] out_r; reg validout_r; always @(posedge clk or nege...

目录 奇偶校验 奇校验 偶检验 代码 简析 奇偶校验 Parity Check：在数据位后添加一个校验位，使得所有数位中1的个数为奇数或者偶数。 奇校验 添加校验位后，数位中的1总数是奇数。 比如：0110，奇校验位为1，变为01101。 偶检验 添加校验位后，数位中的1总数是偶数。 比如：0110，偶校验位为0，变为01100。 代码 `timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code*********...