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Leonico
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上海交通大学
2022
集成电路IC设计
IP属地:上海
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Leonico
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2022-03-29 12:48
上海交通大学 集成电路IC设计
题解 | #使用3-8译码器①实现逻辑函数#
简析 思路和用3-8译码器实现全减器是一样的,甚至还要再简单些。使能状态下,E3=1E3=1E3=1,E2n=0E2_n=0E2n=0,E1n=0E1_n=0E1n=0,译码器的表达式为: {Y0n=A2‾ A1‾ A0‾‾,Y1n=A2‾ A1‾ A0‾,Y2n=A2‾ A1 A0‾‾,Y3n=A2‾ A1 A0‾,Y4n=A2 A1‾ A0‾‾,Y5n=A2 A1‾ A0‾,Y6n=A2 A1 A0‾‾,Y7n=A2 A1 A0...
Verilog篇题解
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2022-07-26 21:32
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上海交通大学 集成电路IC设计
题解 | #用3-8译码器实现全减器#
简析 3-8译码器 先看一下3-8译码器的真值表和表达式。不知道为什么牛客把3-8译码器的基础题目安排在这道题后面... 真值表: A2 A1 A0 Y0_n Y1_n Y2_n Y3_n Y4_n Y5_n Y6_n Y7_n 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 ...
Verilog篇题解
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2022-03-28 21:59
上海交通大学 集成电路IC设计
题解 | #用优先编码器①实现键盘编码电路#
代码 module key_encoder( input [9:0] S_n , output wire[3:0] L , output wire GS ); wire [3:0] Y_n; encoder_0 myEncoder(.I_n(S_n[9:1]), .Y_n(Y_n)); assign L = ~Y_n; assign GS = S_n!='b11_1111_1111; endmodule 简析 本质上就是...
Verilog篇题解
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2022-08-11 22:17
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上海交通大学 集成电路IC设计
题解 | #4bit超前进位加法器电路#
简析 如果只是简单地将逻辑表达式转化为verilog语言,这道题算不上较难题。难点应该是借着这道题理解超前进位加法器。下面梳理一些常见的加法器。 半加器 半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数,S是和,C_o是进位输出。 assign S = A ^ B; assign C_out = A & B; 全加器 全加器是多bit加法器的基础。CiC_iCi是进位输入。 {S=A⊕B⊕CiCo=AB+Ci(A⊕B)\left\{ \begin{array}{lr} S=A\oplus B\oplus C_{i}\\ C_{o}= AB+C_{i}(A\op...
Verilog篇题解
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2022-03-27 23:39
上海交通大学 集成电路IC设计
2022-03-27
在牛客打卡2天,今天学习:刷题 5 道/代码提交 37 次
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2022-03-27 23:35
上海交通大学 集成电路IC设计
题解 | #边沿检测#
简析 对输入信号a打一拍得到a0,然后根据a和a0的值就可以判断出边沿类型。 我最开始写的代码如下: reg a0; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin rise <= 1'b0; down <= 1'b0; end else begin rise <= a & ~a0; // !!! down <= ~a &...
Verilog篇题解
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2022-03-27 23:03
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上海交通大学 集成电路IC设计
题解 | #ROM的简单实现#
代码 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] myROM [7:0]; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin myROM[0] <= 0; myROM[1] <= 2; myROM[2] <= 4; ...
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2022-04-16 23:26
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上海交通大学 集成电路IC设计
题解 | #根据状态转移表实现时序电路#
简析 本想着用状态机,不过题目要求使用D触发器,差点没想出来。 因为是D触发器,所以每个always块简单控制一个变量。所以进一步地将原来的电路转换表拆分成三个真值表。Q0n+1Q_0^{n+1}Q0n+1和Q1n+1Q_1^{n+1}Q1n+1的状态受Q0nQ_0^{n}Q0n、Q1nQ_1^{n}Q1n和AAA的影响,YYY的状态受Q0nQ_0^{n}Q0n、Q1nQ_1^{n}Q1n的影响。 Q1n+1Q_1^{n+1}Q1n+1的真值表: AAA Q1nQ_1^{n}Q1n Q0nQ_0^{n}Q0n Q1n+1Q_1^{n+1}Q1n+1 0 0 0...
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2022-06-18 20:02
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上海交通大学 集成电路IC设计
题解 | #数据选择器实现逻辑电路#
简析 先对四选一MUX的表达式化简: Y=S1‾(S0‾D0+S0D1)+S1(S0‾D2+S0D3)=S1‾ S0‾D0+S1‾ S0D1+S1S0‾D2+S1S0D3Y=\overline{S_1}(\overline{S_0}D_0+S_0D_1)+S_1(\overline{S_0}D_2+S_0D_3)=\overline{S_1}\ \overline{S_0}D_0+\overline{S_1}\ S_0D_1+S_1 \overline{S_0}D_2+S_1S_0D_3Y=S1(S0D0+S0D1)+S1(S0D2+S0D3)=S...
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2022-03-27 17:09
上海交通大学 集成电路IC设计
题解 | #实现3-8译码器①#
3-8译码器 3-8译码器也是数字电路的基础之一。相关芯片资料可参考链接SNx4HC138 3线路至8线路解码器/多路信号分离器。 引脚图: 电路图: 真值表: 关系式: 当片选输入端E3==1且E2_n+E1_n==0时,输入输出有下述关系: {Y0n=A2‾ A1‾ A0‾‾,Y1n=A2‾ A1‾ A0‾,Y2n=A2‾ A1 A0‾‾,Y3n=A2‾ A1 A0‾,Y4n=A2 A1‾ A0‾‾,Y5n=A2 A1‾ A0‾,Y6n=A2 A1&n...
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2022-11-26 20:00
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上海交通大学 集成电路IC设计
题解 | 使用8线-3线优先编码器Ⅰ实现16-4优先编码器
代码 module encoder_164( input [15:0] A , input EI , output wire [3:0] L , output wire GS , output wire EO ); wire EO_hi, GS_hi, GS_lo; wire [2:0] Y_lo, Y_hi; encoder_83 Encoder_lo(.I(A[7 :0]), ....
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2022-03-27 00:04
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上海交通大学 集成电路IC设计
题解 | #优先编码器Ⅰ#
8-3优先编码器 优先编码器是数字电路的基础知识,详见《数字电子技术基础》p154优先编码器。题目的真值表基本就是74HC148功能表取反后得到的。 下面的资料来自于SNx4HC148 8-Line to 3-Line Priority Encoders 引脚图: 真值表: 关系式: 需要注意的是,本题中的真值表与上面的参考资料是逻辑相反的,所以下述表达式直接给出本题各逻辑量的关系,而不是上述参考资料的。 EI是芯片的使能信号,输出Y的值是I从高位到低位首个1的位置。它们关系式为: {Y[2]=(I[4]+I[5]+I[6]+I[7])EI,Y[1]=(I[2]I[4]‾ I[5]‾+I[...
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2022-07-12 20:53
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上海交通大学 集成电路IC设计
题解 | #优先编码器电路①#
使用casez可以方便地进行优先匹配。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) begin casez (I_n) 9'b1_1111_1111: Y_n = 4'b1111; 9'b0_????_????: Y_n = 4'b0110; 9'b1_0???_????: Y_n = 4'b0...
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2022-04-04 18:06
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上海交通大学 集成电路IC设计
题解 | #4位数值比较器电路#
目录 代码 简析 代码 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A[3]>B[3]) + (A[3]==B[3]&&A[2]>B[2]) + (A[3]==B...
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2022-03-25 18:26
上海交通大学 集成电路IC设计
2022-03-25
在牛客打卡1天,今天学习:刷题 3 道/代码提交 18 次
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