题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL37 |
时钟分频(偶数)
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2022-05-16
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答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
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2022-05-16
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-05-15
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-05-15
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2022-05-15
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2022-05-15
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2022-05-15
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答案正确
| < 1ms | 0K | Verilog | |
VL13 |
优先编码器电路①
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2022-04-05
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答案正确
| < 1ms | 0K | Verilog | |
VL13 |
优先编码器电路①
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2022-04-05
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2022-04-03
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答案正确
| < 1ms | 0K | Verilog | |
VL20 |
数据选择器实现逻辑电路
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2022-04-02
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答案正确
| < 1ms | 0K | Verilog |
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