#牛客在线求职答疑中心# 主管面挂了会影响秋招吗？

用状态机来做 `timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7; reg [2:0] state,nextstate; always@(posedge clk or negedge rst_n) if(!rst_n) state&lt...

用计数器来做 当data_en=1时开始计数，当计数3次时，将输入数据data_in在clk_a时钟域内传递给临时存储器data，然后再clk_b的时钟域内将临时存储器data的值传递给输出dataout `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ...

看了其他的题解发现没人用全等号（===）来做的，我来写一个题解，答案如下： `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg q; always@(posedge clk or negedge rst_n)begin if(!rst_n) begin rise <= 0; down <= 0; q<=0;end else q<=a; ...

1。考虑本题优先编码器真值表中由0出现的位置来给出输出结果Y的值； 2.由于module里面Y_n为reg类型所以用时序逻辑电路设计； 3.有三种方法可以满足设计要求：一.用case语句；二.用if语句；三.用条件赋值语句； 由于case语句和if语句方法已有给出答案，这里我用条件赋值语句来做，答案如下： always @(*) Y_n=(I_n[8]==0)?4'b0110: ( (I_n[7]==0)?4'b0111: ( (I_n[6]==0)?4'b1000: ( (I_n[5]==0)?4'b1001: ( (I_n[4]==0)?4'b1010: ( (I...