我是真的想做FPGA啊

什么时候才能有个offer

秋招至此，面试一只手可数，感觉研究生白读了，还能找到工作吗？

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); wire out0_xnor,out1_xnor,out2_xnor,out3_xnor,out0_not,out1_not,out2_not,out3_not, out0_...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = data_reg(a); assign d = data_reg(b); function [3:0] data_reg; input [3:0] data_in; integer i; begin for(i=0;i<4;i=i+1) begin:data_rev data_reg[i]=data_in[3-i]; end...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i=0;i<8;i=i+1) begin:it assign data_out[i]=data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c <= 'd0; end else if(a>b)begin c <= a-b; end else begin c <= b-a; end end endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c<='d0; end else begin case(select) 'd0:c<=a; 'd1:c<=b; 'd2...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg validout; reg [4:0] out; reg [15:0]r_d; always@(posedge clk or negedge rst)begin if(!rst)begin validout <= 'd0...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// parameter s1 = 'b0000, s3 = 'b0010, s7 = 'b0100, s8 = 'b1000; reg [7:0] r_d ; reg[3:0] state; always@(...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// parameter s1 = 'b0000, s3 = 'b0010, s7 = 'b0100, s8 = 'b1000; reg [7:0] r_d ; reg[3:0] state; always@(...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire w_temp,check; assign w_temp = ^bus[31:0]; assign check = sel=='d1? w_temp:~w_temp; //*************code***********// endmodule

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = (sel=='b00)? d3: ( (sel=='b01)? d2 :( (sel=='b10)? d1: d0 ) ); //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg r_data1; always@(posedge clk or negedge rst)begin if(!rst)begin r_data1 <= 'd0; end else if(data == 'd1)begin r_data1 <= ~r_data1; end else be...