HR面这类的就不记录了，只写一写技术面、主管面的经验。 vivo提前批 岗位信息 投递岗位：芯片验证工程师 一共两面，一面技术面，二面HR面 技术面 首先介绍教育经历和项目经历 聊项目，会扣得比较细，根据项目提问题 你的加速器有哪些模块？是并行的嘛？ 你的项目中使用了m3软核，你能解释一下m3启动流程吗？我回答说我不了解 你用过axi嘛，axi的特点有哪些，size信号是做什么用的？ 解释一下CNN的典型层，我项目里有相关的 uvm有什么特点 fork-join，fork-join_any，fork-join_none的区别，如果fork-join_none里面是a和b，后面再跟个c，他们的...

前言 往期推送过一个蒙哥马利算法的介绍，如果要实现蒙哥马利模乘的硬件模块，那么一个参考模型是必不可少的，这一期将利用SV实现一个简单的参考模型，这个参考模型可以直接用于功能仿真 根据以往推送中的运算流程进行建模 类的定义 class BN; rand bit [127:0] num [32:0]; string name; constraint c {num[32]==0;num[0][0]==1;}; function new(string name="A"); this.name = name; endfun...

动机 今天一个朋友问了这样一个问题 失败原因 首先介绍一下generate的用法，generate用于减少verilog的重复语句，批量进行操作。 虽然0202年了，综合工具对于for的支持已经很好了，但是使用generate进行for循环，不仅可以实现普通的变量赋值，还可以批量生成assign或者always语句，它的作用实际上和宏定义是一样的，直接将代码展开 举个例子，我有两个数组reg [7:0] a [7:0]和reg [7:0] b [7:0]，我需要把他们对应元素相乘，那么可以这么做 genvar i; reg [ 7:0] a [7:0]; reg [ 7:0] b [7:0...

今日迷惑 我定义了一个类 class sdata; bit [255:0] data [2048]; rand int data_t [2048][32]; rand bit mask [2048][32]; bit flag; constraint c { foreach (data_t[i,j]) data_t[i][j]< 5; foreach (data_t[i,j]) data_t[i][j]>-5; } function void post_randomize(); if (flag) ...

希望给我一个15级

最想要的offer

大家都收到了，只剩我了

下午粤港澳海思优招主管面完了，前几天OPPO HR面也面完了，中兴提前批老早就面完了，许愿OFFER

数字验证工程师，面经可以看我以前的帖子

套路，说明一下情况不好吗

希望赶紧捞我，现在还没看到状态码呢，已经在录用排序好久了

能添加一个IC工程师的圈子吗？职业也可以添加一个IC工程师😂集成电路的孩子也想有个家

感觉芯片工程师们都没地方互相交流😂