`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]str; always @(posedge clk or negedge rst_n) begin if(!rst_n) str <= 'b0; else str <= {str[8:0],a}; end always @(posedge clk or negedge rst_n) begin if(!rst_n) ma...