`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q   ); //*************code***********//     reg    q_temp;     always@(posedge clk or negedge rst) begin         if(!rst)             q_te...

使用一个case语句就可以实现 `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********//     reg    [1:0]    mux_out;     always@(*) begin         case (sel)       &...

`timescale 1ns/1ns module sequence_detect(     input clk,     input rst_n,     input a,     output reg match     );     reg [8:0] match_temp;     always@(posedge clk or negedge rst...

`timescale 1ns/1ns module fsm2(     input clk,     input rst,     input data,     output reg flag     );     reg [2:0] current_state;     reg [2:0] next_stat...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] temp;//数据寄存 reg [2:0] cnt;//计数 //valid_a与ready_a有效时，数据移位寄存 always@(posedge clk or negedge rst_n) begi...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match );     reg  match_a,match_b;     reg [8:0] temp;     always@(posedge clk or&n...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] temp_a; reg matcha,matchb; always@(posedge clk or negedge rst_n) begin if(!rst_n) temp_a <= 0; else temp_a <= {temp_a[7:0],a}; end always@(posedge clk or negedge rst_n) begin if(!rst_n) ma...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); assign {CO,S} = A_in+B_in+C_1; endmodule