题解 | #数据串转并电路#

数据串转并电路

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`timescale 1ns/1ns

module s_to_p( input clk ,
input rst_n , input valid_a , input data_a ,

output	reg 		ready_a		,
output	reg			valid_b		,
output  reg [5:0] 	data_b

); reg [5:0] temp;//数据寄存 reg [2:0] cnt;//计数 //valid_a与ready_a有效时,数据移位寄存 always@(posedge clk or negedge rst_n) begin if(!rst_n) temp <= 6'd0; else if(valid_a&&ready_a) temp <= {data_a,temp[5:1]}; else temp <= temp; end //设置一个6bit的计数器 always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 3'd0; else if(cnt == 3'd5) cnt <= 3'd0; else if(~ready_a||~valid_a) cnt <= cnt; else cnt <= cnt +1'b1; end //计数慢6次后,valid_b拉高 always@(posedge clk or negedge rst_n) begin if(!rst_n) valid_b <= 1'b0; else if(cnt == 3'd5) valid_b <= 1'b1; else valid_b <= 1'b0; end //当计数次数到达6次时,将数据寄存进data_b中 always@(posedge clk or negedge rst_n) begin if(!rst_n) data_b <= 6'd0; else if(cnt==5&&valid_a) data_b <= {data_a,temp[5:1]}; else data_b <= data_b;
end //没有复位信号时,ready_a始终拉高 always@(posedge clk or negedge rst_n) begin if(!rst_n) ready_a <= 1'b0; else ready_a <= 1'b1; end endmodule

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毕业生招你惹你了,问一个发薪日来一句别看网上乱七八糟的你看哪个工作没有固定发薪日扭头就取消了面试就问了一句公司都是这个态度吗还搞上人身攻击了...
程序员小白条:呃呃呃,都还没面试,我都不会问这么细,何况通不通过,去不去都另说,你没实力和学历的话,在外面就这样,说实话没直接已读不回就不错了,浪费时间基本上
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05-30 12:03
山西大学 C++
offer来了我跪着...:不是骗子,等到测评那一步就知道为啥这么高工资了
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不愿透露姓名的神秘牛友
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