`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output wire match, //状态机方法改为reg型 output wire not_match //状态机方法改为reg型 ); /* reg [7:0] cur_state; reg [7:0] nex_state; parameter IDLE = 8'b00_000_001 , S0 = 8'b00_000_010 , ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); //此题采用序列寄存法 也可以采用状态机解法 reg [8:0] reg_num ; // 通过移位和拼接 构造序列输入 always@(posedge clk or negedge rst_n)begin if(!rst_n) reg_num <= 9'b0 ; else reg_num &...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] reg_num; // 通过移位和拼接的方式输入序列存储 always@(posedge clk or negedge rst_n)begin if(!rst_n) reg_num <= 8'b0; else reg_num <= {reg_num[7:0], a}; end //进行序列比对 always@(posedge...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); /* 两级寄存来做边缘检测的思路是对的 测试用例就是过不了 reg [1:0] a_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin a_reg <= 2'b00; end else begin a_reg[0] <= a ; ...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output wire [3:0]data ); reg [3:0] reg_rom[7:0]; reg [3:0] data_reg ; integer i = 0; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin for( i = 0; i <=7 ; i = i + 1) begin reg_rom[i] <=...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output wire [3:0]data ); reg [3:0] reg_rom[7:0]; reg [3:0] data_reg ; integer i = 0; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin for( i = 0; i <=7 ; i = i + 1) begin reg_rom[i] <=...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] cur_state; reg [1:0] nex_state; always@(posedge clk or negedge rst_n)begin if(!rst_n) cur_state <= 2'b00; ...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [3:0] cur_state; reg [3:0] nex_state; ////////////////三段式状态机//////////////////// //第一段 描述状态转移关系 always@(posedge ...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 ...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b...