`timescale 1ns/1ns module counter_16( input clk , input rst_n , output reg [3:0] Q ); always@(posedge clk or negedge rst_n)begin if(!rst_n) Q <= 4'h0 ; else Q <= Q + 1'b1 ; end endmodule

`timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); wire [3:0] P,G,F; wire [4:1] Ci ; //*************code***********// CLA_4 CLA_4( .P(P), .G(G), .C_in(1'b0), .Ci(Ci), .Gm(), .Pm() ); Add1 Add_1_INST1 ( .a (A[0]) ,...

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// parameter S0 = 4'b0001 ; parameter S1 = 4'b0010 ; parameter S2 = 4'b0100 ; parameter S3 = 4'b1000 ; reg [3:0] cur_state ; reg [3:0] nex_state ; //三段式状态机...

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output wire clk_out ); reg q0, q1 ; always@(negedge clk0 or negedge rst)begin if(!rst) q0 <= 1'b0 ...

#重庆星网网络系统研究院#有没有9月中就收到面试通过电话，到现在都没有收到测评和体检通知的友友

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [1:0] CNT ; reg [3:0] buffer ; reg valid ; always@(posedge clk or negedge rst)begin ...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [5:0] buffer ; reg [2:0] cnt ; always@(posedge clk or negedge rst_n)begin if(!rst_n) buffer <= 6'b001011 ; else buffer <= buffer ; end always@(pose...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); //=========================================================================\\ //*****************************define sinals*******************************\\ //==========...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg ; always@(posedge clk or negedge rst_n)begin if(!rst_n) data_in_reg <= 1'b0 ; else data_in_reg <= data_in ; end always@(posedge clk or negedge rst_n)begin ...

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); //===================================================================...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); //本质是乘法转换为加法 //=========================================================================\\ /...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); //=========================================================================\\ //****************...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //=========================================================================// //*********************************NOTE************************...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] num ; //num always@(posedge clk or negedge rst_n)begin if(!rst_n) num <= 'd0 ; else if(mode == 1'b1)begin if(num == 'd9) ...