Stevenna - 个人主页刷题动态

VL28	输入序列不连续的序列检测	2023-03-24	答案正确	< 1ms	0K	Verilog	题解
VL28	输入序列不连续的序列检测	2023-03-24	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2023-03-24	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2023-03-24	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2023-03-24	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-03-24	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL24	边沿检测	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL23	ROM的简单实现	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL23	ROM的简单实现	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL22	根据状态转移图实现时序电路	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL22	根据状态转移图实现时序电路	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL21	根据状态转移表实现时序电路	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL21	根据状态转移表实现时序电路	2023-03-23	答案正确	< 1ms	0K	Verilog	题解
VL20	数据选择器实现逻辑电路	2023-03-22	答案正确	< 1ms	0K	Verilog	题解
VL20	数据选择器实现逻辑电路	2023-03-22	答案正确	< 1ms	0K	Verilog	题解
VL19	使用3-8译码器①实现逻辑函数	2023-03-22	答案正确	< 1ms	0K	Verilog	题解
VL18	实现3-8译码器①	2023-03-22	答案正确	< 1ms	0K	Verilog	题解
VL17	用3-8译码器实现全减器	2023-03-22	答案正确	< 1ms	0K	Verilog	题解
VL17	用3-8译码器实现全减器	2023-03-22	答案正确	< 1ms	0K	Verilog	题解

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