想找数字IC设计/FPGA岗位工作，求各大佬对简历进行批评指正 #我的简历长这样# #你的简历改到第几版了# 。

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0]cnt; reg [7:0]data_r; always@(posedge clk or negedge rst_n)begin ...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire c2 = ((A_in[0] ^ B_in[0] )& C_1) | (A_in[0]&B_in[0]); wire c3 = ((A_in[1] ^ B_in[1]) & c2) | (A_i...