`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] temp; reg [2:0] cnt; always@(posedge clk,negedge rst_n)begin if(!rst_n) temp ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s0 = 'd0; parameter s1 = 'd1; parameter s2 = 'd2; parameter s3 = 'd3; parameter s4 = 'd4; parameter s5 = 'd5; parameter fail = 'd6; reg [2:0] state,nstat...

`timescale 1ns/1ns module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,d...