`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg rst_async_n; reg set_d1; // *********************** 为满足题目的时序 ***************** // // 将复位设置成异步复位，同步释放 always @(posedge clk or negedge rst_n)...