`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [4:0] g_buff ; wire [4:0] p_buff ; wire [4:0] c_buff ; wire [15:0] buff ; wire [4:0] s_buff; ...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] d_buff ; wire [4:0] buff_1 ; wire [4:0] buff_2 ; wire [4:0] buff_3 ; assign buff_1 = d_buff[3:0] + d_buff[7:4...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //**code// integer i = 1 ; reg [7:0] d_buff = 8'd0 ; always @(posedge clk or negedge rst ) begin if(~rst) begin i <= 1 ; d_buff <= d ; input_grant <= 0 ; out <= 11'd0...