代码需修改，否则首次flag拉高后有两次有效输出，不好判断

一、功能介绍利用 RAM 的存储特性来实现数据移位功能的电路模块。传统移位寄存器由触发器等逻辑单元构成，而 RAM-based Shift Register 把数据存储在 RAM 单元中，通过对 RAM 地址的有序访问和控制信号，实现数据像在传统移位寄存器中那样逐位或逐字地移动。二、应用场景数字信号处理：常用于实现有限脉冲响应（FIR）滤波器，通过移位寄存器存储输入数据序列，与滤波器系数相乘累加，实现滤波功能。通信系统：在串行数据传输中，把并行数据转换为串行数据发送，或在接收端把串行数据转换为并行数据，还可用于数据缓存和同步，解决数据速率匹配问题。图像处理：在图像卷积运算等操作中，用于存储图像...

一、功能介绍（https://www.xilinx.com/content/xilinx/zh/products/intellectual-property/fifo_generator.html）FIFO 深度可达 4,194,304 个字原生 FIFO 配置支持从 1 到 1,024 位的 FIFO 数据宽度，而 AXI FIFO 配置的该数据宽度则高达 4,096 位非对称长宽比（读写端口比可从 1：8 到 8：1）支持独立或通用时钟域可选存储器类型（Block RAM、分布式 RAM、移位寄存器或内建 FIFO）原生接口或 AXI 接口（AXI4、AXI4-Lite 或 AXI4-St...

一、功能介绍DDS IP核通过数字方式生成高精度、可编程频率信号，具备频率合成、相位控制、多波形输出、调制功能、实时控制、低功耗、高集成度和高稳定性等特点二、 设置界面 （栅格化后模数选择：最大输出频率/预期输出频率）仿真（找了B站一个博主FPGA干货分享的tb代码操作下）： `timescale 1ns/100ps module tb_dds_fix_normal; reg aclk ='d0; reg ...

一、加减法-Adder/subtracter1.1 功能介绍加法、减法、动态加减切换支持位宽依据具体芯片配置可选进位in/out，以及溢出信号流水线支持-加快速度，进位链优化-减少资源占用支持有无符号位1.2 设置界面二、乘法器-Multiplier2.1 功能介绍有/无符号运算，有&无符号混合运算支持位宽依据芯片资源配置支持流水线控制、时钟使能、复位信号等2.2 使用场景对比2.3 设置界面三、复数乘-Complex Multiplier3.1 功能介绍支持复数的乘法器3.2 设置界面四、坐标旋转-CORDIC（待学习）4.1 功能介绍Rotate：将（x, y）按 θ 旋转后的值t...

一、功能介绍1. 时钟生成生成不同频率的时钟：Clocking Wizard 可以根据输入时钟信号，生成一个或多个不同频率的输出时钟信号。支持多种时钟类型：包括系统时钟、参考时钟、高速时钟等。2. 时钟管理时钟分频和倍频：通过配置分频器（Divider）和锁相环（PLL）或混合模式时钟管理器（MMCM），实现时钟频率的灵活调整。相位调整：支持对输出时钟的相位进行精确控制。时钟去抖：提供时钟稳定性，减少抖动。3. 简化设计流程图形化配置界面：Clocking Wizard 提供了一个直观的图形化界面，用户可以通过简单的配置生成所需的时钟结构，无需手动编写复杂的时钟管理代码。自动生成代码：配置完成...

奇数分频 偶数分频 均匀版（未适配本题testbench） `timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter switch = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [$clog2(M_...

解法一、 `timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt_pos,cnt_neg; reg flag1; reg flag2; reg clk_out; always@(posedge clk_in or negedge rst) if (~rst) cnt_pos...

小数分频重点：1、硬件无法识别小数，故8.7分频可按照87/10的方式处理，即87个原时钟周期分成10个新时钟周期2、这样新时钟周期每个里面含有8.7个原时钟周期，8<8.7<9，故将87个再次分为8*x+9*y个周期【无法保证均匀就尽可能接近】3、x=3; y=74、单数分频处理方式：如本题9分频，同第二点一样，无法均匀就尽可能接近，分成4高5低或者4低5高都行以上~本题思路：1、需区分当前需8分还是9分，所以需要一个【flag】，以及判断flag反转的计数器【cnt】；2、8分频/9分频需要一个反转信号，需要一个计数器【cnt89】作为反转条件吧；3、题中给的输入时wire型，...

同样考虑连续投币问题： `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// parameter S0=0,S05=1,S10=2,S15=3,S20=4,S25=5,S30=6; reg [2:0]state,next...

一、因为投币信号只保持半个周期，所以需要一个reg储存，以保证持续一个完整周期；当然，如果不搞这个reg，那么在投币时，next状态保持也行；然后会出现一个问题，如果连续投币呢？二、testbench里面用的是@时钟沿写法，这样上升沿是能捕捉到当前变化的投币信号的，不会出现投币信号上升沿出现半个周期，reg在下个上升沿不到的情况；否则还得写negedge捕捉了； `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wir...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// parameter S0=0,S05=1,S10=2,S15=3,S20=4,S25=5,S30=6; reg [2:0]state,next; always@(posedge clk or n...

目的：如果RAM地址为非2^N，如何用格雷码实现？64-65 75-76手动修改变化时机，为啥就不能通过呢，自己写的testbench两个代码结果却又是一致的 `timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,in...

二分频题目没说 `timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [3:0] cnt; reg falg; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin ...