大家继续加油！！！

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0] q0, q1; assign Y = q1 & q0; always@ (posedge clk or negedge rst_n) begin if(!rst_n) begin q0 &l...

今天有两节课,加上精神状态不太好,学得不多---复习了Java的语法和看了一些Java基础的八股文,明天开始刷Hot100---今天学和复习到的点:基础语法包装类的缓存机制#牛客AI配图神器#JDK,JRM,JVM,JIT和AOP反射机制BidDecimalException和常见的函数

import sys n = int(input()) a=2 l=[2,] if n ==1: print(2) else: for i in range(n-1): a = a+3 l.append(a) print(sum(l))