中船系统工程研究院5所一面面经

#通信硬件人笔面经互助#2024-09-07（投递）2024-10-28 （一面，电话面，前两天宣讲会）🤪 背景本科双非/硕士985硕本人的经历是（研电赛技术赛国二+企业赛第二名、研数模赛国三（本科国一），均团队主战+队长，两项发明专利+一软著），无实习经历，4段项目经历偏FPGA数字信号处理+高速接口。🤔 面试感受一面技术HR电话面，下午四点十八打电话面试（我那会正打王者哪，突然没网了，我差点骂人（我的三杀没了），一看是电话，屁颠屁颠的去接了），一共面了十三分钟十五秒（我电话自动录音），感觉还不错。首先，自我介绍（大概三四分钟吧），介绍完了以后，就是让我介绍一下我最熟悉的一个项目，我描述完他象征性的问了一些问题，比如204b串转并，信号是否差分，还有pcie传输是不是dma等等，聊完挂了，说约明天线下。晚上七点三十三，打电话约明天线下面试（我那会又在打王者，又没网了，十分钟龙团掉点，难受）。

9.26面完的二面，9.27就二面通过了，怎么到现在还没信呢还在池子里泡着，也不发三面，总不能二面通过但是没hc了，然后就一直沉默了吧是不是各个部门分批处理呀，我看嵌入式的好多已经给意向了，但是FPGA的没怎么看到给意向的信息，有佬也遇到我这种情况的吗

韶音科技一面HR问了问基本信息，爱好啥的，没问技术二面Q1:简历上写了SRIO详细说一下这个总线A:实验室用的板卡是DSP+FPGA的异构方案，通过SRIO总线进行通讯，SRIO是摩托罗拉提出的一种高速总线，主要分三层，传输、物理、链路。竞品是PCIE，PCIE网络拓扑是星型拓扑，SRIO强调点对点通讯。FPGA部分使用xilinx官方提供的IP核，DSP部分驱动是自己写的。Q2:FPGA你了解吗A:能看懂Verilog,调试的时候抓过FPGA部分的信号，自己写过传感器的biss协议。Q3:简历上写了解决cache一致性维护，说一说这个A:通上Q4:你还写了解决了多核同步问题，怎么解决的A:同上Q5:为么叫硬件信号量A:官方是这么叫的，我原来也只接触过软件信号量，官方文档大概意思是和软件信号量作用类似，没有获取到就把核心加入到一个硬件队列，资源可用了使用中断通知。还有几个基础的C语言问题，印象里是关于C语言text data stack段的含义的三面有几个问题和二面重复了，围绕我项目问了我关于中断的还有一个关于C语言volatile的问题，挺基础的。面完两天 挂分享不易，关注我分享更多面试知识，嵌入式c++的同学可以看一下大佬总结的面经  c++/嵌入式面经专栏-牛客网 https://www.nowcoder.com/creation/manager/columnDetail/MJNwoM

考研（如果考的上）的导师估计是搞FP寄A的（本人对嵌软没兴趣）学校来招FPGA的就看到了两家what can I say这辈子是跟IC跟FPGA杠上了属于是差不多就这样了断更ing