诺瓦星云西安fpga一面

1.谈谈你的项目
2.针对项目问细节(某个模块的作用、有没有遇到难题怎么解决、整个项目都有哪些时钟域)
3.跨时钟域传输数据的方法(多bit传输除了使用异步fifo还有什么方法)
4.谈谈建立时间和保持时间(怎么消除亚稳态)
5.FPGA的内部资源使用情况,有没有考虑过优化设计减少资源占用率
6.fpga引脚约束有没有做(这个难道不就是引脚连接吗,还能不做的?大神们解答一下)
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楼主,面试结果出了吗?诺瓦一共几面呢,转专业自学的不是很有信心,还是处女面,学的也不太好😣
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发布于 2023-08-09 18:16 河南
引脚约束难道是SDC?
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发布于 2023-08-09 12:18 江苏
多长时间
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发布于 2023-08-09 12:07 北京
感谢🙏
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发布于 2023-08-09 12:09 上海
老哥北京site吗?有手撕吗
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发布于 2023-08-09 12:10 浙江
感谢老哥。
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发布于 2023-08-09 13:50 陕西
感觉每个人问的都差不多啊,引脚约束是指input和output delay?
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发布于 2023-08-09 23:15 上海
感觉还行,问得不算深
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发布于 2023-08-11 11:05 四川
可以康康我司呀
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发布于 2023-08-17 01:15 四川

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14 62 评论
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