秋招至今，我竟然连一个offer都没有！

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if (~rst_n) begin c <= 0; end else begin case(select) 0: c <= a; 1: c <...