题解 | #可置位计数器#

首先看题解才知道需要把number延时一个节拍；

但是有个非常大的两个疑问向求大佬解释下，，

1、这个上升沿判断的时候，判断的rst_n不就是低电平吗？？？那这时候zero不应该是zero<= 0.为什么波形会是zero置1？？？

	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			zero <= 0;
		end
		else
			zero <= num_reg==4'b0000; 
	end

2、第二个问题：我明白题目为了在下图种1的位置，让0和zero在同一个时钟。所以需要设置一个num_reg，把number再延后一个节拍。这样才能是1的位置的时序。那么2的问题就来了。

如下图，我的num_reg缓存的数据波形应该是下面的图像所以zero的高电平就在num_reg=0的下一个时钟，这个是对的。但是下面红色方框的位置，上升沿判断的时候set应该还是低电平啊，那这时num_reg输出不久应该是正常的4+1=5吗？怎么这时候就已经变成10了？况且这时候判断set_num的数值不应该是0吗？ 不应该在下一个上升沿才能判断set是1，num_reg才是10(也就是现在11的位置不是才应该是10吗？）

刚开始学，是我哪里理解错了吗。。

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,
	input set,
	input [3:0] set_num,
	output reg [3:0]number,
	output reg zero
	);

	reg [3:0] num_reg;
	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			num_reg <= 4'b0;
		end
		else
			num_reg <= set ? set_num:num_reg+1; 
	end

	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			zero <= 0;
		end
		else
			zero <= num_reg==4'b0000; 
	end

		always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			number <= 0;
		end
		else
			number <= num_reg;
	end

endmodule