题解 | #Johnson Counter#
Johnson Counter
https://www.nowcoder.com/practice/7ee6e9ed687c40c3981d7586a65bc22d
`timescale 1ns/1ns
module JC_counter(
input clk ,
input rst_n,
output reg [3:0] Q
);
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
Q <= 4'b0;
end else begin
Q <= {~Q[0],Q[3:1]};
end
end
endmodule
这才叫扭环形计数器，只看波形结果的设计题目完全没有意义，很多人都不知道扭环形计数器电路
#verilog##扭环形计数器#
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，大厂实习随便冲，面经多少看点，hot100刷完，大厂随便挑了
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