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2024-07-08 10:22

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深圳市中兴微电子技术有限公司_ic验证

2025届中兴微秋招开启，内推速投！

中兴 微今日开启秋招，内推码如下，现在是提前批，欢迎投递，ssp26K以上，蓝剑40-80w，普通offer选武汉长沙二线城市性价比高，越早投递竞争力越大&#x14;有任何疑问欢迎私聊 #长沙#      #芯片设计#  #芯片公司#  #ic验证工程师#  #ic算法工程师#  #ic销售#  #中兴微电子#  #深圳#  #西安#  #南京#  #北京#  #华为海思#  #阿里平头哥#  #英伟达#  #紫光展锐#  #ic开发工程师#  #verilog#  #芯原#  #联发科#

投递中兴通讯等公司8个岗位

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2023-01-30 13:20

西安电子科技大学芯片研发

FPGA还是ASIC？都是写Verilog，到底哪个好？

大多数同学还在学校里敲Verilog的时候，是不知道几年之后自己到底要做哪个方向的工作的。除了问问学长学姐，逛逛论坛，就再没有其他想法了。所以很多人都会觉得，一样都是写Verilog，FPGA和ASIC其实都一样，到时候能找到哪个就做哪个吧。实际上，这两者无论是岗位定义，工作内容，还是行业状况和薪资都不一样。所以，到底选哪个好？先阐明定义FPGA：Field（现场） Programmable（可编程） Gate（逻辑门） Array（阵列），FPGA是一种可以重构电路的芯片，是一种硬件可重构的体系结构，通过编程可以随时改变它的应用场景。ASIC (Application Specific In...

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2023-08-09 17:13

中国石油大学（华东）算法工程师

BCD 码编码和串并转换电路

BCD 码编码和串并转换电路，第一个时钟周期完成1位10进制数的编码，第二个时钟周期将这4位 BCD 码并行输出。##verilog#

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2023-05-16 15:41

山西工程技术学院 FPGA工程师

题解 | #根据状态转移写状态机-二段式#（错误示范）

本题要求使用二段式状态机完成题解，我查阅很多资料都显示二段式状态机是第一段时序逻辑用来表示状态的转移，第二段用组合逻辑用来表示状态转移的条件和输出，以下是我写出的代码，本题给予了正确的评价。 然而我仿真后发现，第二段次态状态机在同一个时钟周期后遇到data高后到下一个状态，又遇到data低后又回到本状态，导致次态状态机在时钟上升沿一直处于初始状态，现态状态机也就一直处于初始状态。 `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg...

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2023-02-03 18:16

复旦大学集成电路IC设计

题解 | #Johnson Counter#

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin Q <= 4'b0; end else begin Q <= {~Q[0],Q[3:1]}; end...

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