ZEKU 芯片前端设计工程师 一面面经

一面·技术面【45分钟】

一个微固的学长面的，全程比较relax

1.你哪里的人？讲实话，你有考虑来一线城市吗？-我厚着脸皮说地域无所谓

2.APB中有哪些信号 -我从APB2讲到了APB4

3.AXI3和AXI4有哪些区别

4.AXI中，如果我Master先发来一个写地址和写数据给Slave，后一个CLK发来一个读使能给同一个Slave，其中读和写的访问地址相同，问此时返回的读数据时原先的数据还是后来写入的数据 -我说是不是后来写入的，面试官说不是，说是写响应发出后再读才是后来写的数据，否则是原先读的数据。【我依稀记得我问过这个写和读是想问乱序传输吗他说不是，但是这样的话写突发完成了按理来说BRESP应该响应了，但是他说这个可能没用过你们也不知道，没关系】

5.聊了项目x3，期间关于两次大赛的项目都希望我画框图/屏幕分享

6.问会不会vim（我作死说之前配置过），然后问我vim中的替换操作是什么   -vim中的替换操作用的是 ”s“

7.因为项目中涉及到了DDR调用，问我DDR能跑多少，我问他问的是哪个频率（DDR3个时钟频率），后我说其实不是很了解，主要是IP调用，所以他询问了关于DDR IP调用中DDR时钟和用户时钟4：1（或者2：1)的原理 -并声称回答出来就可以直接来上海他们部门了。   -查阅了Xilinx IP数据首次，大致意思是说，当用户数据端位宽是DDR物理内存接口宽度的8倍就选用4：1，当用户数据端位宽是DDR物理内存接口的4倍就选用2：1

8.跨时钟域有哪些操作

因为当时面试时长总共设定的就只有45分钟，问最后一个问题时已经超时了，所以就没有提问环节