2022-12-20 22:18 已编辑电子科技大学数字IC前端设计发布于陕西

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2023届秋招总结——数字IC实习选手的面经及建议

感谢【FPGA探索者】的粉丝——作者【长安硅农】的分享！

秋招前期准备

教育背景：

23届西电本硕，本人课题组主要是从事FPGA开发工作，仅有少量IC前端设计项目，日常使用开发工具和EDA软件主要有VIVADO，Modelsim，VCS，Verdi，DVE等。简历中写了3个FPGA开发项目，并有2篇专利输出。

整体秋招历程：

从2022年2月份新年开始，总结并收集相关资料和笔试面试题目。

首先主要是做HDL bits上的题目，不断总结RTL编码的经验和知识点，中途结合牛客网2022年新增加的Verilog刷题题目，增加自己Verilog HDL编码的熟练度，每道题目不仅仅是做对了就过了，同时还需要同一个文档，总结题目中需要注意的难点，实现要点等等，方便日后翻看。刷题工作一直持续到6-7月份，保持每星期5道题目以上。

【收藏】FPGA数字IC刷题58个Verilog代码及讲解（状态机、跨时钟、同步/异步FIFO、DMUX、奇数/小数分频）

从2022年3月份开始，投递实习，实习2个月时间不长，不指望学到太多，以寻求大厂的名气和背书为主，所以全部投递大厂的芯片岗位。

实习投递的公司及情况如下：

以上就是找实习阶段，由于各种原因，最终选择了华为公司进行实习。

由于学校和老师的原因，名义上是不允许实习的，但是经过与老师的强有力沟通最终答应下来，允许实习2-3个月。实习的内容主要是一个从海思的真实项目中剥离出来的虚拟项目，最终本人的实习时长在2-3个月，80天左右。实习期间在公司以学习为主，也会经常涉及一些跨组、跨地区的知识沙龙分享，学习、培训例会等。虚拟项目使用的工具主要有：SuperIDE、nlint、spyglass等。也会经常涉及一些代码质量把控，开发流程，合规等内容。

6-7月份进入秋招提前批次阶段，此时很多公司可以投递，并且更加有机会拿到SP和SSP。

提前批投递的公司及笔试面试情况如下：

8-9月份进入秋招正式批次阶段，由于实习的原因，华为的正式批次本人仍然选择了投递了华为海思，但是由于公司内部原因，面试迟迟未启动，截止本内容写作时，刚刚收到海思安排11.1-11.4日面试短信，因为已经有比较好的选择，所以果断放弃。

正式批投递的公司及笔试面试情况如下：

1.诺瓦科技

8.10一面

（1）自我介绍吧，包括本硕学校/专业/籍贯/意向地。

（2）你对竞争和冒险怎样理解的？在项目中有过避免竞争冒险的经验吗？具体怎么做？

（3）你对建立保持时间是怎么理解的？对FPGA开发中的时序分析有哪些了解？你对时序约束的理解？时序约束是做什么的？项目中你用过哪些时序约束？解释一下作用？

（4）你对EDA平台软件使用有哪些认识？从宏观和微观上谈谈？

（5）FPGA都有哪些资源？对FPGA各种资源怎么理解的？如何做资源评估？瓶颈怎么处理？

（6）你使用过哪些FPGA？具体的器件型号是？为什么用这个？你使用过的时钟资源(内部资源/外部管脚)是怎样的？

（7）你怎么阅读EDA里面的各种报告的？有过硬件调试的经验吗？指的是纯硬件，比如Layout/飞线走线/板级调试/板间通信？

（8）你在项目中是怎样一个角色？能起到引领拉通软-硬件/FPGA-嵌入式这种作用吗？

vivado时序约束

组合逻辑竞争冒险，时序逻辑亚稳态【0型冒险和1型冒险及其消除方法】

数字IC笔试题（11）——LUT查找表【FPGA底层资源】

8.25二面（1）你平时汲取硬件-FPGA知识的渠道是怎么样的？书本？赛灵思论坛？网络？PG/UG？

（2）你的项目是怎么样的？和企业合作还是实验室自己的项目？自己编码的部分有多少？有多少是继承的实验室原有项目？有项目框图吗？对照着讲讲实现了哪些协议，哪些IP？讲讲IP使用经验和需要注意的地方？你对项目中的编码规范是怎么理解的？有什么经验？什么是好的编码？讲下具体项目的数据流向，具体使用技术？实习，讲讲你都做了什么？可以大体讲讲。

（3）西安地区你有其他公司offer吗？有师兄师姐在诺瓦科技吗？叫什么名字？

2.芯动科技

8.6一面

（1）你的工程中io有很多吧?对这里的时序约束input delay/output delay是怎么做的?具体是哪条路径用的?对时序收敛帮助大吗?帮助不大可以删除不加吗?为什么?

（2）讲讲总线in out类型的三态门HDL编码是怎么处理?

（3）讲门控时钟?门控时钟怎么写安全?项目中用到了吗?变频时钟用到了吗?

（4）电路的异步处理怎么做的?单bit多bit都讲讲。快到慢和慢到快有啥不一样吗?异步处理都需要在xdc文件中做哪些约束?

（5）FIFO有哪些理解?项目中如果出现hold violation怎么办?你一般怎么解决的?

笔试 | 同步FIFO设计详解及代码分享（这一篇就足够~）

笔试 | 数字IC之异步FIFO设计要点及代码（跨时钟域必看）

8.12二面（1）你说数据方面你是使用了双口RAM?深度怎么考虑的?够吗?地址在编码时怎样处理的?

（2）你用到异步FIFO了吗?用的IP核吗?如果写的频率特别快会出错吗?为什么?你提到一般自己写的异步FIFO一般是不安全,综合实现是不能直接使用的，为什么是这样?

（3）你说格雷码要做哪些约束?(set max delay)项目中的时钟复位链怎么做的?设计项目整体时钟和复位需要考虑哪些因素?

（4）问了公司业务方向，问了对新人的期待，问了新人培训机制。

数字IC笔试题（12）——FIFO深度计算【异步FIFO】【同步FIFO】

3.矽力杰

8.11一面电话面

详细问项目，跨异步处理的方法，单bit和多bit 有哪些不同？项目中使用的数据流格式，总线接口，工程中RAM和FIFO的使用情况，要注意的点有哪些？时序约束问题，资源器件使用问题。反问环节，问了下公司的业务，杭州苏州的车载电子、MCU主要做哪些开发。

CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay】【FPGA探索者】

9.10二面电话面

HR聊天，平时课余时间喜欢做什么？你觉得自己是一个什么样的人？意向城市是哪些？对薪资和福利待遇等方面，有什么期待？同学对我们公司有什么了解吗？现在同学手里都有哪些意向？如果我们给offer你如何选择？

4.Zeku

8.9 一面

自我介绍，然后讲了实验室项目，背景和技术，问了一些常规的八股文，比如时序的理解，时序约束的作用，项目中做了哪些时序约束，为什么？还有同步、异步FIFO设计中的注意点，项目中的RAM深度设置多少，为什么这样设置等等。反问环节，反问公司对应届生技术上和能力上的期待有哪些？

8.15 二面

自我介绍，讲项目的重难点，资源规划情况等问题，介绍项目背景，项目的架构、研发等开发人员分工情况，整体进度规划和周期。反问环节5min，反问了公司的业务方向和发展，还有新人培训的机制，最后20min结束。

8.20 HR面

首先进行5min的自我介绍，家庭情况和意向地点，然后问个人的兴趣爱好，最后介绍了公司的业务规模和薪资架构，对平时的晚上加班怎么看的？

招聘黑话：开奖、HC、Base、SSP、年包、Argue，别被“年包”高薪给骗了，搞清楚薪资结构

10-11月份进入最终的面试通过、意向沟通阶段和所谓的offer决赛圈，选择主要是综合个人的意愿，横向比较各家的赛道情况、平台大小、发展前景、待遇以及工作强度。

由于个人情况等原因，不太想去研究所工作，所以个人的本次秋招offer只在私企中做选择。

最终进入比较的公司如下：

此阶段的注意事项：

这个阶段主要是要综合考虑各种offer的待遇强度，工作强度，平台大小等各种因素，这个时候最好去各种平台上综合考量自己的意向和offer情况，跟同龄人同学们，或者同一个方向，一个赛道的人横向比较一下，也可以咨询下老师和家长的意见，有男女朋友的也要互相商量下意向城市等因素，经过上述最终选出自己最满意的offer，常用的平台比如说微信小程序offer show，牛客网，脉脉，数字IC或FPGA方向的QQ群，微信群等各种平台。

9-11月这个时期，需要做的另外一件很重要的事情，就是会接到各家单位和公司的HR沟通意向offer电话，这个时候一定要注意学会周旋， HR问你的意向情况主要就是考量你是不是大概率会来，来的可能性，对他们薪资和待遇的满意程度，这时候可以说一些比较中肯的话，比如对offer或者待遇还是比较满意的，自己对于工作的选择是倾向于个人发展考虑，薪资没有特别的重要，这时HR大概率会给你发。

因为对于我们学生来说，当然是拿到offer比较重要，后边再做综合的选择，如果上来就说对薪资和待遇非常的不满意，或者觉得他们的平台不满意，或者说了其他让HR觉得，给你发了offer你也不会来的让他不满意的回答，那么这样可能会导致在资源池中排序靠后，就拿不到这个offer了。发一个意向对于一个公司来说，可能很容易，但是拿到多一个的意向对于一个学生来说更加安全，也多一次机会。

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时间安排问题分成两点：

1.可以在周内的周一~周五，保障每天的秋招知识点学习复习时间，根据自己对整体知识的掌握程度而定，但是尽量每天都看，减少遗忘。

2.整体节奏和时间进度的把握，大体按照2-6月夯实基础知识，其中3-5月投递实习，即使因为学校和老师的要求，不能去实习也要认真投递实习，并且进行笔试面试，因为有很多大厂和中厂的笔试是可以延续使用的，即秋招正式批次也可以沿用实习时的笔试成绩，而且很多企业，对于应届生实习通过的，也有秋招直通终面的机会。

综合整个面试情况来看，企业比较喜欢科班的同学，建议有项目的同学们重点关注自己的项目实现细节，可以通过给另外一位同学互相讲解项目的方式加深自己对项目的熟悉程度，即所谓的“串讲、反串讲”。

企业面试主要关注的点：

1.研究所面试：

面试官主要看学生背景和身体健康程度，技术掌握程度是次要的（有的所甚至招很多完全不对口的，进去再培养），除了少数顶尖所外，大部分研究所更加关注这个学生本身的本/硕学校（985-211等）学历成绩等信息，同时有个良好的家庭背景也很重要，譬如家庭成员都是遵纪守法好公民，不能有犯罪记录等等。

2.大厂面试：

大厂的面试官一般比较看中学生背景，比如学校/学历/是否科班/项目对口/是否牛导国家重点实验室等（上述不是全部必须，但有1~2条最好），以及现场应变（手撕代码）做题能力。大厂往往offer资源池子较深，面试评价一般就会排序非常靠后，导致很难收到意向。

3.中小厂面试：

一般中小厂的面试官往往更喜欢关注学生整体素质，个人能力，上述的背景硬件条件不是必须，即使完全没有也有机会，只要面试表现良好，现场发挥情况令面试官满意，也很有机会拿到offer。

本文首发于【公众号——FPGA探索者】

祝大家都能找到满意的实习和秋招offer！