乐鑫【数字IC 】面试分享！

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1. 笔试 · 专业笔试【1小时】

乐鑫的笔试题应该算是出了名的难。难就难在时间少+题量大。我做的是数字IC前端的题，他们家设计验证题库不分家，并且每一批笔试的题都不一样。
笔试总共1小时，做题用的牛客网：单选 = 3分/道 x 12；填空 = 4分/道 x 5；代码题 = 25分/道 x 2；而且感觉可能是我人品不好，代码题个人感觉不简单，而且有一道题题都没读懂hhhhh

2. 一面 · 技术面【1小时】
一面我面了1个小时，因为是晚上7点开始，感觉面试官已经累了，所以挑了一个项目让我从头讲到了尾（设计意图→各模块功能/交互）。如果中间讲到他感兴趣的地方，他会打断我问一些问题，比如：你这个CDC处理为啥用的异步fifo，fifo深度是怎么考虑的，怎么保证你的模块是正确的……

3. 二面 · 技术面【1小时】
一顿惯例的自我介绍后，这位面试官也是拽着我的一个项目让我具体讲，并且非常欢迎我共享屏幕展示当时的设计框图。他提的一些针对项目的问题也和一面面试官有大量重复，所以这里不再赘述。
项目讲完后，他对我验证模块功能正确性的方法提出了质疑，并且反问了我很多问题，感觉有点压力面的味道。最后看我确实不太懂后，他大概介绍了工程上针对这种情况的验证方法 / 办法，弥补了我方法上的一些漏洞，对我来说总体还是赚到了。
项目上的交流大概用了40分钟，后面他问我是否了解低功耗的一些设计方法（具体答案可以参见其他博主的总结）。

为什么我认为Mult-Vt会增加短路功耗？
因为依据短路功耗的公式：
Pshort = Qx·Vdd·f·N = Ishort·t·Vdd·f·N
其中，Qx：短路电荷总量；Ishort：短路电流；t：短路时间；f：反转频率；N：晶体管总数。公式中有短路时长有关，增加Vt会使CMOS的开关速度变慢，从而增加这个短路时长，所以会影响短路功耗。
为什么提升Vt对短路功耗影响不大
说实话面试官解释的我没太懂，不过我猜的是可能是因为短路电荷的大小不受Vt大小控制吧。（希望懂的小伙伴在评论区解释一下！万分感谢！）
最后这位面试官给我大概介绍了下乐鑫的主要业务，并且说后续应该还有一个HR面（但是依我同学的经历可以看出，HR面也会挂人）。总的来说这个面试官算是这么多面试官中比较专业的了（也比较自信）。

4. 三面 · HR面【30分钟】
HR小姐姐温柔但不拘束，当然也很好看【我在说什么】=v=，总体聊得很开心。

看我学习成绩不错，学习秘诀有哪些；
你坚持最久的事有哪些？
除工作外的兴趣爱好有哪些？都在坚持吗？
你认为你优于常人的点有哪些？
你选择一家公司的标准有哪些？乐鑫吸引你的点有哪些？
你是否了解乐鑫的业务？
未来的职业规划？
父母是什么样的人？对我的成长和性格塑造有哪些影响？

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