题解 | #优先编码器Ⅰ#

优先编码器Ⅰ

http://www.nowcoder.com/practice/a7068b8f4c824d6a9592f691990b21de

8-3优先编码器

优先编码器是数字电路的基础知识,详见《数字电子技术基础》p154优先编码器。题目的真值表基本就是74HC148功能表取反后得到的。

下面的资料来自于SNx4HC148 8-Line to 3-Line Priority Encoders
引脚图
alt
真值表
alt
关系式
需要注意的是,本题中的真值表与上面的参考资料是逻辑相反的,所以下述表达式直接给出本题各逻辑量的关系,而不是上述参考资料的。
EI是芯片的使能信号,输出Y的值是I从高位到低位首个1的位置。它们关系式为:

{Y[2]=(I[4]+I[5]+I[6]+I[7])EI,Y[1]=(I[2]I[4]I[5]+I[3]I[4]I[5]+I[6]+I[7])EI,Y[0]=(I[1]I[2]I[4]I[6]+I[3]I[4]I[6]+I[5]I[6]+I[7])EI.\left\{ \begin{array}{lr} Y[2]=(I[4]+I[5]+I[6]+I[7])EI, \\ Y[1]=(I[2]\overline{I[4]}\, \overline{I[5]}+I[3]\overline{I[4]}\, \overline{I[5]}+I[6]+I[7])EI, \\ Y[0]=(I[1]\overline{I[2]}\, \overline{I[4]}\, \overline{I[6]}+I[3]\overline{I[4]}\, \overline{I[6]}+\overline{I[5]}I[6]+I[7])EI. \end{array} \right.

选通输出端EO和扩展端GS用于扩展编码功能,它们与输入的关系为:

{GS=(I[0]+I[1]+I[2]+I[3]+I[4]+I[5]+I[6]+I[7])SEO=I[0]I[1]I[2]I[3]I[4]I[5]I[6]I[7]S.\left\{ \begin{array}{lr} GS=(I[0]+I[1]+I[2]+I[3]+I[4]+I[5]+I[6]+I[7])S\\ EO=\overline{I[0]}\,\overline{I[1]}\, \overline{I[2]}\, \overline{I[3]}\, \overline{I[4]}\, \overline{I[5]}\, \overline{I[6]}\, \overline{I[7]}S. \end{array} \right.

代码

可以用与或非门按照表达式写,也可以用casez按照真值表写。

`timescale 1ns/1ns

module encoder_83(
   input      [7:0]       I   ,
   input                  EI  ,
   
   output wire [2:0]      Y   ,
   output wire            GS  ,
   output wire            EO    
);
    reg [2:0] Y_r;
    reg GS_r, EO_r;
    always@(*) begin
        casez({EI, I})
            9'b0_????_????: {Y_r, GS_r, EO_r} = 5'b000_0_0;
            9'b1_0000_0000: {Y_r, GS_r, EO_r} = 5'b000_0_1;
            9'b1_1???_????: {Y_r, GS_r, EO_r} = 5'b111_1_0;
            9'b1_01??_????: {Y_r, GS_r, EO_r} = 5'b110_1_0;
            9'b1_001?_????: {Y_r, GS_r, EO_r} = 5'b101_1_0;
            9'b1_0001_????: {Y_r, GS_r, EO_r} = 5'b100_1_0;
            9'b1_0000_1???: {Y_r, GS_r, EO_r} = 5'b011_1_0;
            9'b1_0000_01??: {Y_r, GS_r, EO_r} = 5'b010_1_0;
            9'b1_0000_001?: {Y_r, GS_r, EO_r} = 5'b001_1_0;
            9'b1_0000_0001: {Y_r, GS_r, EO_r} = 5'b000_1_0;
            default: {Y_r, GS_r, EO_r} = 5'b000_0_0;
        endcase
    end
    
    assign Y  = Y_r;
    assign GS = GS_r;
    assign EO = EO_r;
endmodule

简析

思路同优先编码器电路①

Verilog篇题解 文章被收录于专栏

本人对牛客网verilog篇题目一些理解

全部评论
这个代码风格太帅啦
1 回复 分享
发布于 2022-08-26 15:20 四川
风格真帅
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发布于 2022-10-02 16:37 四川
为什么用reg类型的中间变量,直接用Y,GS,EO不行吗
点赞 回复 分享
发布于 2023-02-26 09:47 天津

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