`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in_reg; reg data_in_temp1,data_in_temp2,data_in_temp3; always @(posedge clk_fast or negedge rst_n)begin if(~rst_n) data_in_reg &...

//感觉自己还是有很多细节的地方没搞懂 `timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata ...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// //clk_in只有整数，所以无法实现0.3个clk_in，所以小数分频不是精确的一个clk...

//这个题是奇数分频，单计数器无法完成，所以要双计数器，，cnt1和cnt2 //对应几分频就用多少的计数器，比如7分频就用从0-6的计数器，clk_out1和clk_out2的高低电平比为(N/2):(N/2)+1,所以在本题中比为3:4,其实本来实现7分频是很简单的，在仿真软件中早就实现了，但是要和题目中的波形对应，必须clk_in的下降沿和clk_out_7的上升沿对应，花了一上午才解决 `timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, ...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// //这题和上题类似，不过多一个判断 reg [2:0] d; always @(posedge clk or negedge rst)begin if...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [3:0] state_cur,state_next; parameter S1 = 4'd1, S2 = 4'd2,S3 = 4'd3,S4 = 4'd4,S5 = 4'd5,S6 = 4'd6,S0 = 4'd0; parameter C1 = 4'd7, C2 = 4'd8,C3...