`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A[3] > B[3]) + (A[3]==B[3] && A[2]>B[2]) + (A[3]==B[3] && A[2]==B[2] && ...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, input clk, input rst_n, output [3:0]c, output [3:0]d ); assign c = data_rev(a); assign d = data_rev(b); function [3:0]data_rev; input [3:0]data_in; begin data_rev[0] = data_in[3]; data_rev[1] = data_in[2]; da...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]m,n; compare ab( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .m(m) ); compare ac( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .m(n) ); compare mn(...

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk,negedge rst_n) if(!rst_n) c <= 9'b0; else if(a > b) c <= a - b; else if((a < b) | (a == b) ) c <= b - a; endmodule 自己没有看题解第一个通过题，虽然很简单也庆...

T触发器的工作原理是当rst有效时（本题中高电平有效），输入T（本题中为data）= 0，输出保持不变，如果输入为1则输出在原来的状态基础上取反。综上：第一：定义一个中间变量（不知道为什么要定义成寄存器，请大佬指教）line。第二：判断rst是否无效，如果无效则输出为0.第三：如果rst有效则判断输入data，如果data = 0，则输出不变。否则输出取反。第四：在第一个触发器的基础上重写第二个触发器。不懂：always @（posedge clk or negedege rst）;这句什么意思？请大佬指教 `timescale 1ns/1ns module Tff_2 ( input wir...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// wire [1:0] line1; wire [1:0] line2; assign line1 = (sel[0]) ? d0 : d1; assign line2 = (sel[0]) ? d2 : d3; assign mux_out = (sel[1]) ? line1 : line2; //*************code***...