`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] num; always@(posedge clk or negedge rst_n) if(!rst_n) number<=0; else number<=num; //本题非常奇怪是序列是由控制信号的上升沿触发，在一般的电路中，控制信号由时序...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg en_temp,en_b,data_en_a; reg [3:0] data_reg; always@(posedge clk_a or negedge arstn) if(!arstn...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [4:0] bin; reg flag; always@(posedge clk or negedge rst_n)//不需要使用状态机，状态机本质上也是bcd码，无法避免。 //此外本题其实应该从1开始计数，否则gray码会慢一拍。但是testbench是这样的，所以将就从0开始了。 //上述分析不一定正确，望指正。 if(!rst_n) b...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt; reg div7_p,div7_n; /* always@(posedge clk_in or negedge rst) if(!rst) cnt<=0; else if(cnt>=...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); /* //这是一个不完全正确的mealy状态机，输出取决于当前输入和状态。单状态图值得学习 localparam s0=0,s05=1,s1=2,s15=3,s2=4,s25=5,s3=6; reg [2:0] state,next_state; always...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); reg [3:0] ary; always@(posedge clk or negedge rst_n)begin if(!rst_n) ary<='b0; else ary<={din,ary[3:1]};...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg [2:0] cnt; reg ack_t0,ack_t1,ack_prest,ack_last; always@(posedge clk_a or negedge rst_n) begin if(~rst_n)begin ack_t0<='b0; ack_t1<='b0; ack_prest&l...