在牛客网看了这么久的面经，是时候来回馈一下了。 我面试的IC开发岗位，但是我是非科班，是自己疫情器件在家自学数电和verilog，之前从来没有接触过。 面试首先做了自我介绍，讲述自己的基本情况，包括论文，成绩，项目等等。由于面试官也知道我是非对口的，所以并没有问我研究生期间的项目经历。 涉及了两个专业问题： 1.组合逻辑电路和时序逻辑电路的区别主要是什么？ 答：组合逻辑电路没有记忆功能，他的输出主要与输入有关，而时序逻辑电路的输出不仅与输入有关，还与状态有关。 答完后面试官好像不太满意，可能我回答的太简洁了。。。。菜是原罪啊！ 2.你写过FIFO吗？ ...