串转并那就设置一个寄存器data_reg寄存，并设置一个0~5的计数器cnt控制，在ready_a和valid_a有效时，0~4时寄存，5时用拼接运算符完成data_b输出，无效时则都维持不变。其实还算是一个挺简单的题目，不过我一开始在看时序图时以为第二次data_b输出的最低为采集的是画圈位置的data，误以为图有误，与群里老哥聊过后明白了：在输出data_b时只要eady_a和valid_a有效也会采集data。所以最低位是在第一次data_b输出时采集的data。 `timescale 1ns/1ns module s_to_p( input&nbsp...

主要是缺项目经历，不知道怎么刷项目经历

本科生在半导体、集成电路方向里有什么适合的岗位吗，感觉大部分的岗位都要硕士起步，感觉本科生没什么活路😭

问问大家，本科生想往数字IC走是不是没活路阿😭，感觉看到的都是硕士起步