自己写的有好几个错误：需要注意：1、开始观察到data_b的数据和data_a出入的数据对应不上，之后才发现，data_a的数据先入的在data_b的低位既需要temp <= {data_a， temp{5:1]}; 而不是temp <= { temp{5:1]，data_a}；2、要注意时序逻辑。cnt判断cnt==5！而不是cnt==6. 同理valid_b <= cnt==5。而不是valid_b <= cnt==6; 与此同时！data_b <= cnt==5? {data_a, temp[5:1]}:data_b;3、犯了几个低级错误；没有...

本题目要求使用状态机。注意以下几点：1、题目中要求的match标志是0110中最后一位满足的下一个时钟，因此需要用时序逻辑（如下面注释的部分），测试案例中是同一个周期；所以使用下面的组合逻辑输出（没有注释的部分）；2、“当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。”关于这一点。有两种方式，一种是data_valid为低时，data无效，此时状态返回idle，另一种是返回当前状态。经过提交测试，两种都能够通过。下面是输入无效直接返回IDLE状态： always@(cur_state or data ...

注意1、要增加一个FAIL状态；2、增加一个基数cnt；3、注意FAIL状态的next_state；4、注意match和not_match的赋值条件有一点想知道：下面逻辑部分，我注释掉的部分需要添加吗？我看都能通过。不太清楚这里加和不加的影响，希望大牛能给解答下。 always@(*)begin // if(~rst_n) // cur_state = IDLE; // else case(cur_state) IDLE: next_state = data? FAIL:S1; S1: next_state = data? S2:FAIL; `timesc...

状态机（State Machine）有限状态机（Finite State Machine，简称FSM） 在有限个状态之间按一定规律转换的时序电路。状态机可以分为Moore状态机和Mealy状态机。Moore状态机：输出只由当前状态决定Mealy状态机：输出由当前状态和当前的输入共同决定。三段式状态机是指当前状态切换、次态切换和输出更新分别由不同的块控制。 `timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*********...

自己做的时候几个误区以及需要注意的点：1、 方波的周期是20，锯齿波的周期是21，三角波的周期是40。这个没有考虑到在波形上查一下，直接用的wave 5‘11111为最大值。2、 方波三角波设置标志位时，没有想到直接让标志位只在该模式下生效，并设置初始值，正好也能很好解决三角波刚开始就直接下降。（本来三角波想的思路是：缓存前一个wave_choise为temp，如果（temp=1&&wave_choise==2）||wave==19的时候标志位设为wave <= wave-1的标志。考虑复杂了）方波：注意wave在什么时候翻转。设置一个计数器cnt，计数范围是0-19。该计数器仅在方波模...

注意需要缓存a的值。判断上升沿和下降沿，用缓存的a_temp和a进行比较。备注：中间出错以为&和&&不一样，其实都可以用。具体区别：一、&&和&的区别1.1 相同点： &和&&都可以用作逻辑与的运算符，表示逻辑与（and），当运算符两边的表达式的结果都为true时，整个运算结果才为true，否则，只要有一方为false，则结果为false。1.2不同点：1.2.1. &&还具有短路的功能，即如果第一个表达式为false，则不再计算第二个表达式。例如，对于if(str != null && !str.equals(“”))表达式。当str...

注意下降沿，addr改变，输出data也要改变，所以输出要用组合逻辑，写到题目外面。注意rom常用的初始化以及读写操作。 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_1 [7:0]; reg [3:0] data_out; genvar i; generate for (i=0;i<8;i=i+1) begin :rom_1_1 always@(posedge clk or negedge ...

使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。 `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg q1,q0; always@(posedge clk or negedge rst_n)begin if(!rst_n) q1 ...

第一种连接方法：使用第一片的EO作为第二片的EI。可以保证第一片工作优先级大于第二片，第一片又输入时，第二片不工作！因此输出可以如下方式： assign L[3] = GS1; assign L[2] = Y1[2] | Y0[2]; assign L[1] = Y1[1] | Y0[1]; assign L[0] = Y1[0] | Y0[0]; 第二种：把总的EI同时作为两片的EI。必能用上述方法输出，因为第二片也会有输出。可采用下面方法。（这样是不是没有上面比较形象的展示第一片的优先级？） assign L[3] = GS_H; assign L[2:0] = GS_H?L_H:L_L;...

门级描述：基本门电路：&,|,!,^,^~ 参考题解两种方法： 法一： A==B： 同或 --> Y0= ~(A^B) A<B: 首先AB不相等（异或）其次B为1 -->Y1= (A^B)&B A>B: 相似的， -->Y2= (A^B)&A 行为级描述就是从最高位依次比较 assign Y1 = A[0]==B[0] & A[1]==B[1] & A[2]=...

主要是function得用法。(1) 定义函数的语法： function <返回值的类型或范围>(函数名）; <端口说明语句> <变量类型说明语句> begin <语句> end endfunction 注意 ：<返回值的类型或范围>这一项是可选项 ， 如缺省则返回值为一位寄存器类型数 据。 函数的调用： 函数的调用是通过将函数作为表达式中的搡作数来实现的。 其调用格 式如下: <函...

本来也准备直接例化两次；看完揭发后发现不行，还是需要例化三次。参考解法和讨论，做下记录防止自己汪参考解法：1.子模块写成组合逻辑，一个周期就可以比较完。比答案早一个周期，要对的话要打一拍。2，子模块也带时序，用两个模块先比较a和b，a和c。再用一个模块比较它两的结果，跟答案一样。3，子模块也带时序，一个模块比较a和b得到d1；将c打一拍，再用一个模块比较d2和c，在d1出现的下一个周期得到结果。先选择a、b最小的输出m，然后再将m与c比较输出d，因此需要2拍延迟。如果a、b最小值m直接与c进行比较，则时序错误，c永远比较的都是m的前一拍的值，故需要将c打一拍即可，完成时序对其 `timesca...