`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] input_r; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin input_r <= 8'd0; end else begin input_r <= {input_r[6:0],a...

包含测试代码文件及波形 ////*************code***********// //endmodule `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0]reg_d; always@(posedge clk or ...