题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
---|
NC78 |
反转链表
|
2023-07-12
|
答案正确
| 3ms | 464K | C++ | |
NC4 |
判断链表中是否有环
|
2023-07-12
|
答案正确
| 9ms | 1040K | C++ | |
HJ1 |
字符串最后一个单词的长度
|
2023-04-17
|
答案正确
| 3ms | 440K | C++ | |
VL26 |
含有无关项的序列检测
|
2023-04-11
|
答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
|
2023-04-11
|
答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
|
2023-04-11
|
答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
|
2023-04-07
|
答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
|
2023-04-07
|
答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
|
2023-04-07
|
答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
|
2023-04-07
|
答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
|
2023-04-07
|
答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
|
2023-04-07
|
答案正确
| < 1ms | 0K | Verilog | |
VL20 |
数据选择器实现逻辑电路
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL19 |
使用3-8译码器①实现逻辑函数
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL18 |
实现3-8译码器①
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL17 |
用3-8译码器实现全减器
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL16 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL15 |
优先编码器Ⅰ
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL14 |
用优先编码器①实现键盘编码电路
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog | |
VL13 |
优先编码器电路①
|
2023-04-06
|
答案正确
| < 1ms | 0K | Verilog |
关注他的用户也关注了: