//注意仅在sel = 0时输入有效； `timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //**code// reg [4:0] outputdata; reg [15:0] d_reg; reg valid ; always@(posedge clk or negedge rst)begin if(~rst)begin outputdata <= 5'd0; valid &...