`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) |...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = data_rvs(a); assign d = data_rvs(b); function [3:0] data_rvs; input [3:0] data; integer i; begin for(i = 0; i < 4; i++) data_rvs[i] = data[3-i]; end endfunction endmo...

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk, negedge rst_n)begin if(!rst_n) c <= 9'd0; else c <= ( a > b ) ? ( a - b ) : ( b - a ); end endmodule

`timescale 1ns/1ns module top_module( input [2:0]in, output a, output b, output c ); assign {a,b,c} = in[2:0]; endmodule