#include <stdio.h> int main() { int a; scanf("%d",&a); int div[3] = {0}; int j = 0; for(int i=0;i<3;i++){ switch (i) { case 0 :{ if(a%2 == 0){ div[j] = 2; j++; } continue; ...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , //本题第一个坑，复位是低电平复位 input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [1:0] r_cnt; reg [3:0] d_reg; reg valid_reg; reg dout_reg; //其次要根据波形图判断数字次序，第一次复位时，没有valid_in生成 always...

#include <stdio.h> int main() { char a; scanf("%c",&a); for(int i=0;i<5;i++){ if(i<3){ for(int j=0;j<5;j++){ if(((2-i) <= j)&&(j <= (2+i))){ printf("%c",a); } els...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); reg [2:0] cnt_p; reg [2:0] cnt_n; always@(posedge clk_in or negedge rst)begin if(!rst) cnt_p <= 1'b0; else if(cnt_p == 3'b110) cnt_p <= 1'b0; else cnt_p <=...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); reg [2:0] clk_cnt; //有题目的波形图可知，复位后从0直接跳变到了111 //因此该计数器的逻辑是-1，而不是+1 always@(posedge clk_in or negedge rst)begin if(!rst) clk_cnt <= 1'b0; ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); //本题中的波形图给的data_lock不是data_in //实际上已经提示通过缓存来答题 reg [7:0] data_lock; reg [1:0] data_cnt; always@(posedge clk or n...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0]seq_num; reg [143:0] data_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n) seq...

//本题最坑的地方在于data_a到data_b相对计数器是两级逻辑，但是valid_b拉高相对计数器只需要一级逻辑 //这就导致在计数器为5的时候data_a要寄存到缓存寄存器中，而data_b此时直接寄存缓存寄存器时将遗漏一位 //当然牛客网的题目和仿真也很垃圾，鬼知道他的TB给的是哪些数据，想自己仿真都不行 `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter S0 = 3'b000; parameter S1 = 3'b001; parameter S2 = 3'b010; parameter S3 = 3'b011; parameter S4 = 3'b100; reg [2:0] state; reg [2:0] next_state; always@(posedge clk or...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter IDLE = 4'b1111;//设置了一个启示状态，用于在一开始进入循环中 parameter SR0 = 4'b0000; parameter SR1 = 4'b0001; parameter SR2 = 4'b0010; parameter SR3 = 4'b0011; parameter SR4 = 4'b0100;...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter IDLE = 1'b0,S1 = 1'b1,S2 = 2'b10,S3 = 2'b11; parameter SX_1 = 3'b100,SX_2 = 3'b101,SX_3 = 3'b110; reg [2:0] current_state,next_state; reg match_change; // always@(posedge clk or negedge ...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg reg1,reg2; //使用时序逻辑电路，让一个触发器滞后一个拍子 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin reg1 <= 1'b0; reg2 <= 1'b0; end else if(clk)begin reg1 <= reg2; ...