`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [7:0] mid_d; reg [1:0] cyc; always @(posedge clk or negedge rst)begin if (rst == 0)begin mid_d <= 0; cyc <= 0; ...