//题目文案有问题，实则是红黄绿红的循环跳转；初始的时候还有2拍的计数 `timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); //define reg [7 :0] cnt ; reg [...

//可综合; integer 不可综合 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3 :0] ram[7 :0] ; //write always @(posedge clk or negedge rst_n) begin...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in_latch ; reg data_in_latch_r1 ; reg data_in_latch_r2 ; reg data_in_latch_r3 ; //da...

//采用例化双口RAM的方式设计AS_FIFO //单bit数据的跨时钟传输可以通过打拍，电平化，脉冲截等方式进行同步 //bits数据的跨时钟传输，需要先进行gray_code，跨时钟传输 //核心在于bin2gray，采用gray码做判断 `timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8...

// 3*8 + 7*9 = 87， 即10个clk_out = 87个clk_in 则平均频率满足分频要求 `timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 reg [3 :0] div_cnt ...

//以0.5元硬币为单位，问题变成放入几个0.5元硬币，输出几个0.5元硬币 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); reg [2 :0] cnt; always @(posedge clk or negedge rst) begin if(!rst) begin ...

//IC是硬件设计，考虑资源节约，尽量少用额外寄存器 //注意，flag是在条件满足后，打一拍在输出，即S4 //S4中拉高flag后，记得再后续跳转中回低flag信号 `timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); reg [2: 0] state ; //state 1011 localparam IDLE = 3'd0; //000 0000 localparam S1 = 3'd...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg cnt ; reg [7:0] data_tempt ; ///cnt always @(posedge clk or negedge rst_n) be...

//注意valid_out的输出与valid_in的判断逻辑有关 `timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1 :0] cnt ; reg [7 :0] data_tempt ; ///cnt always @ (posed...