`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); reg [2:0] Y_r; reg GS_r; reg EO_r; always@(*)begin casex({EI,I[7:0]})...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] C; assign C[0] = (A_in[0] & B_in[0]) || (A_in[0] ^ B_in[0])&C_1; assign S[0] = A_in[0] ^ B_in[0...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = A[3] & (!B[3]) | (~(A[3] ^ B[3])) & ((A[2] & (!B[2])) | ((~(A[2] ^...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output[7:0]d ); wire [7:0]e; wire [7:0]f; sub_module mod_1( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(e) ); sub_module mod_2( .clk(clk), .rst_n(rst_n), .a(b), .b(c), ...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i = 0;i<=3'd7;i=i+1)begin assign data_out[i] = data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input unsigned[1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c<=0; end else begin case(select) 2'd0:begin c <= a; end...

`timescale 1ns/1ns module data_cal( input wire clk, input wire rst, input wire [15:0]d, input wire [1:0]sel, output reg [4:0]out, output reg validout ); reg [15:0]locked_d; //*************code***********// always@(posedge clk or negedge rst)begin if(~rst)begin out <= 5'd0; v...