https://mp.weixin.qq.com/s/frYy7LA5_QbtPuvEhV8LzA

译码逻辑简单，组合逻辑占用少，但是独热码表示各个状态占用的比特较多（用多少个状态就占用多少位，消耗寄存器数量较多）因此占用时序逻辑资源较多 https://www.zhihu.com/question/40994717/answer/89125204

https://blog.csdn.net/qq_41394155/article/details/88365028

https://zhuanlan.zhihu.com/p/72034401

BRAM 在对BRAM进行介绍之前，先对RAM和FIFO做个比较，RAM全称是Random Access Memory，什么叫Random呢？含义是读写地址是随机的，用户可以随时对RAM中任意的地址进行读写操作，从而实现整个存储器的乱序（随机）读写访问，而对FIFO而言，First In First Out，先进先出，含义是只能顺序写入顺序读出，而FIFO内部的实现本质上也是利用的RAM，比如异步FIFO就利用了双端口RAM（Double Port RAM）来实现跨时钟域的数据读写操作。 BRAM：Block RAM FPGA中有两种RAM资源，一种是BRAM，另外一种是D...

为什么只在CTS后fix hold violation? 关于setup和hold需要满足以下两个约束条件： Setup： Tlaunch + Tck2q + Tlogic + Tuncertainty&margin <=  Tcapture + Tcycle - Tsetup Hold： Tlaunch + Tck2q + Tlogic + Thold >= Tcapture + Tuncertainty&margin Tlaunch和Tcapture分别为数据路径和时路径，或者叫数据发射路径和时钟捕获路径 这个数学优化问题的目...

https://zhuanlan.zhihu.com/p/109389603

https://zhuanlan.zhihu.com/p/358261631

【某发科笔试题】给出下列电路图，画出Q0、Q1和Q2的波形，并描述电路功能 从上述的时序逻辑电路写出电路的驱动方程： D0 = Q0'Q1' D1 = Q0 D2 = Q1 将驱动方程代入触发器的特性方程(Q* = D)得到电路的状态方程： Q0* = D0 = Q0'Q1' Q1* = D1 = Q0 Q2* = D2 = Q1 输出为 Y= Q2 设电路的初态为Q2Q1Q0=000，则：次态为001，将这一结果作为新的初态，即：Q2Q1Q0=001，如此反复下去得到电路的状态转移表： ...

1、逻辑资源（CLB，Block RAM，乘法器） 2、连接资源（IOB、可编程互联线） 3、其他资源（全局时钟网络PLL等） 4、高级的FPGA板卡还集成了其他资源，如PCIE核、MIG核、ARM核等 其中，逻辑资源CLB(可配置逻辑块): 一个CLB由两个Slices和开关矩阵构成，SLICE用来实现基本的组合逻辑和时序逻辑功能。 Slice可以分为两种： SLICEM: MEMORY，可以实现组合逻辑和时序逻辑之外，还可以被用来实现存储的功能，例如分布式RAM； SLICEL:LOGIC only，...

一个写的很通俗易懂的异步fifo设计的帖子：https://www.cnblogs.com/aslmer/p/6114216.html

Verilog可综合语法 可综合的含义是把语言描述变成电路网表，综合软件采用器件库提供的标准单元将RTL级描述转换成门级网表，具体综合过程如下： 综合软件读取RTL级代码（可综合的代码），将其转换成门级网表，确保门级的网表的输入输出关系与RTL代码描述的输入输出关系保持一致； 对门级网表进行优化（局部优化）； 采用器件库内标准的原件或者FPGA内部的逻辑单元实现优化后的门级网表 而乐鑫2022数字IC实习类笔试最后一个多选题也考了关于Verilog可综合的语法，查阅了一下相关资料，这篇文章总结的很全： htt...