`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output validout ); //*************code***********//          reg [15:0] d_tmp;     wire [4:0] d1;     wire [4:0] d2;     wire [4:0] d...