状态机实现 由于原序列中存在连续0和1，因而可使用计数器减少状态数，最终使用了4个状态实现，进一步精简可仅使用3个状态，代码如下 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [1:0] state; reg [1:0] cnt; //状态转换 always @(posedge clk or negedge rst_n) begin if(!rst_n) ...