`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt ; reg [10:0] din ; always @(posedge clk or negedge rst) begin if(!rst)begin cnt <=2'b00; end else if(cnt==...