ROM的简单实现 ROM初始化时对数据写入一次，之后数据不再发生改变，只能读，又称read only memory. 代码方面主要为对ROM变量的声明。本题让实现一个深度为8，位宽为4的ROM。首先深度8表示这个ROM最多可以存下8个数据。（自我理解深度对应的就是存储的数据多少）位宽为4，表示对数据的存储最多四位。超过四位的则无法表示（自我理解为所能有效存储的最大二进制数的位数） 对ROM声明具体格式如下。 reg 位宽 变量名 深度。   reg [3:0] ROM [7:0]; 具体代码如下： `timescale 1ns/1ns ...

边沿检测 本文所有思路根据FPGA探索者的思路仿真模拟的 本题解题思路只有一拍，相对实际应用而言，可能会有毛刺会让一拍判断失误。所以考虑两排来判断是否为上升沿或者下降沿。 其中，对data_r1记录为时钟上升沿时，data_r1 = a。而将 #clk data_r2 = ->a用来表示将data_r2延迟一个clk进行打拍。 通过手绘波形图分析，在data_r1=1，data_r2 = 0时对应的为上升沿，当data_r1 = 0, data_r2 = 1时为下降沿，因为data_r1和data_r2之间存在一个clk的时延，则记录下的上升信号与下降信...

使用函数实现数据大小端转换 function （函数）和 task （任务） 都是为了模块化、结构化设计，主要还是将重复性的功能封装起来方便调用。 function  function  <返回值类型或范围>(函数名)；   >>>可以对返回值类型和范围不进行定义，默认值为reg型并且位宽为1     <端口说明语句>                    &nbs...

使用子模块实现三输入数的大小比较 本题主要考察对子模块的例化。 首先介绍一下例化的重要性：例化更接近与是模块间的调用，类似与python中对函数的调用方式相近。一个顶层模块通常含有多个功能的子模块，通过例化可以实现模块之间的连接和调用功能。 例化的模型及方式： 一、对模块的例化。 值得注意的是，例化时仅在意子模块的名字和子模块的端口信号（如果不想知道原理，仅是调用的话。就可以把子模块考虑成一个黑匣子，你只需要知道有几个输入端，然后知道输出端会根据输入端如何变化就可以了。） 对参数的例化方式。 如果对应模块中含有参数定义，则可进行参数的...

使用generate…for语句简化代码 比较generate for 循环和本身的for循环区别： generate for 必须使用genvar对循环变量进行声明。例如声明循环变量 genvar index; 使用generate for(index = 0;index < 8; index = index + 1) begin :名字....... end endgenerate来进行编写循环体，generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。begin必须要有名称，因为标签会作...

求两个数的差值 依旧采用异步复位，同时复位信号低电平有效。 输入a,b和输出c都是8bits的无符号数。可以直接进行加减运算。 用if...else if ....else if ....来表达就可以。 本题比较简单，所以直接贴代码。 `timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output  reg [8:0]c ); alway...

多功能数据处理器 本题唯一的难点就时对有符号数的处理问题。 有符号数的最高位表示正负，1表示正数，0表示负数。 还值得注意到是c位宽和a，b不同，所以需要采用拼接的方式来处理。 具体代码如下 `timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed...

位拆分与运算 根据题意和波形图分析 首先确定为异步触发 先看触发方式，时钟上升沿触发。 再看复位信号，rst低电平复位， sel端信号，不同的值表示不同的加法方式 out端信号，经过加法运算后的二进制值，（tips：值得注意的是，out端选用的是5位的二进制数，这是为了防止数据溢出，例如1111+1111,四位二进制数无法很好的表示其大小，所以采用的是五位的二进制数） valid_out端信号：信号值只有一位二进制数，根据波形图分析为，sel值为0时对应的valid_ou...

移位运算与乘法中有两个点需要理解 如何计算乘法？ 根据波形图可以发现，out的只对143，7，6，129几个d值进行了周期性乘法运算，而对于128则不进行out输出？ 先解决问题一，乘法运算其实很好理解，因为数据都为二进制输出。假设现在有一个二进制数为3‘b111，对应的十进制数为7，如果往二进制后添加一位将二进制数从3‘b111变为4’b1110,对应的十进制数则从7变为十进制的14. 由此可知，通过在末位加0的方式可以实现二进制数的乘法运算，移位的方式也是可行的，verilog在移位计算中，默认对空缺的位置补0。同前一个方法一致...