`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// // 缩减运算符 wire check_tmp; // reg [31:0] tmp = bus; assign check_tmp = ^ bus; assign check=sel?check_tmp:~check_tmp; //*************code***********// endmodule 两个点缩进运算符：对多位数据进行递推的位运算（包括与&a...